プロセッサが備えるデバッグ専用のシリアル通信ポート。プロセッサ内部のデバッグ機能の制御に用いる。標準的な仕様として、4～5ピンのJTAG（Joint European Test Action Group）や2ピンのSWD（Serial Wire Debug）がある。JTAG ICEなどのデバッグ用アダプタは、デバッグインターフェースに接続して使用する。
並行システムの動作や構造を形式的に記述する手法の一つ。並行に動作するプロセスの間の相互作用や通信、同期といった関係を数学的な代数式で表現する。式（プロセス記述）を操作する代数的規則も定義されている。例えば並列プログラムが仕様どおりに作成されているかどうかの検証や、二つのプロセスが等価かどうかの分析などに用いる。プロセス代数体系の例として、CSP（Communicating Sequential Process）やACP（Algebra of Communication Process）、CCS（Calculus of Communicating Systems）などがある。
並列計算によって処理性能を向上できるプログラム。プログラム内部の並列性（データ並列化やタスク並列化、パイプライン並列化）を利用して、処理性能を引き上げる。並列コンピュータやマルチコアプロセッサの上で動作する。並列プログラムを開発する環境として、人手で並列性を記述するOpenMPやIntel TBB（Threading Building Blocks）、POSIX thread（pthread）などのスレッドライブラリがある。並列化コンパイラを利用すると、単一プロセッサ向けの通常のプログラム（逐次プログラム）を並列プログラムへ自動変換できる。
対義語: 逐次プログラム
ヘテロジニアス（heterogeneous）
「異質の」、「異種の」を意味する言葉。「ヘテロジニアスマルチコア」と言った場合、異なるハードウェアアーキテクチャ、異なる命令セットアーキテクチャを備える複数のプロセッサ、およびアクセラレータのコア（大規模回路ブロック）を集積したSoC（system on a chip）タイプのLSIを指す。例えば、汎用的なCPUコアに加えて、GPU（graphics processing unit）コアやNPU（neural network processing unit）コア、FPGA（field programmable gate array）のプログラマブル論理のコアなどを混載したSoCが考えられる。
形式手法の一つ。ツールを使って、すべての状態と実行パスを網羅的に検証する。ユーザは、専用言語を使って検証対象となる仕様書やソースコードからモデルを作成し、併せてそのモデルが満たすべき条件式（検証式）を用意する。モデルが条件式を満たしているかどうかをツールが自動的に判定し、条件を満たしていない場合は反例（不具合が生じる実行パスの例）を出力する。モデル検査には、モデルの規模が大きくなると計算時間が非常に長くなるという課題がある。その場合は、モデルの分割や絞り込み、抽象化といった対策を施す必要がある。モデル検査ツールには、SMV（Symboric Model Verifier）やSPIN（Simple Promela Interpreter）など、多くの種類がある。
動的な計算モデルを使って制御対象の未来の応答を予測し、その予測に基づいて最適制御する手法。性能や安全などの制約を反映しやすく、多入力の複雑なシステムにも適用できる、という特徴がある。ただし制御対象のふるまいを随時計算する必要があるので、PID（proportional integral differential）制御などと比べて計算量は多くなる。プラント制御やエンジン制御などに使われている。
複数の電線（ワイヤ）を束ねたケーブルやコネクタなどの配線部品を指す。機器や部品への電源供給、機器間の通信などに用いる。自動車や航空機では、ワイヤハーネスの重量が燃費や航続距離に影響を与える。そのため、高速なシリアル通信（車載ネットワーク）を導入したり、複数のECU（electronic control unit）を一つに集約したりするなどして、配線量の削減を図っている。